AM3352BZCZA100
Características
Hasta 1 GHz Sitara™ ARM® Cortex®
-A8 Procesador RISC de 32 bits
– Coprocesador NEON™ SIMD
– 32 KB de instrucción L1 y 32 KB de caché de datos con error único
Detección
– 256 KB de caché L2 con código de corrección de errores (ECC)
– 176 KB de ROM de arranque en chip
– 64 KB de RAM dedicada
– Emulación y Depuración - JTAG
– Controlador de interrupción (hasta 128 solicitudes de interrupción)
Memoria en chip (RAM L3 compartida)
– 64 KB de memoria RAM de controlador de memoria en chip de uso general (OCMC)
– Accesible a todos los maestros
– Soporta Retención para Despertar Rápido
Interfaces de memoria externa (EMIF)
– mDDR(LPDDR), DDR2, DDR3, DDR3L
Controlador
– mDDR: reloj de 200 MHz (velocidad de datos de 400 MHz)
– DDR2: reloj de 266 MHz (velocidad de datos de 532 MHz)
– DDR3: reloj de 400 MHz (velocidad de datos de 800 MHz)
– DDR3L: reloj de 400 MHz (velocidad de datos de 800 MHz)
– Bus de datos de 16 bits
– 1 GB de espacio direccionable total
– Admite configuraciones de un dispositivo de memoria x16 o dos x8
– Controlador de memoria de propósito general (GPMC)
– Interfaz de memoria asíncrona flexible de 8 bits y 16 bits con hasta siete selecciones de chip (NAND, NOR, Muxed-NOR, SRAM)
– Utiliza código BCH para admitir ECC de 4, 8 o 16 bits
– Utiliza código Hamming para admitir ECC de 1 bit
– Módulo localizador de errores (ELM)
– Usado en conjunto con el GPMC para localizar direcciones de errores de datos de polinomios de síndrome generados usando un algoritmo BCH
– Admite 4, 8 y 16 bits por ubicación de error de bloque de 512 bytes basada en algoritmos BCH
Subsistema de unidad de tiempo real programable y subsistema de comunicación industrial (PRU-ICSS)
– Admite protocolos como EtherCAT®, PROFIBUS, PROFINET, EtherNet/IP™ y más
– Dos unidades programables en tiempo real (PRU)
– Procesador RISC de carga/almacenamiento de 32 bits capaz de funcionar a 200 MHz
– 8 KB de RAM de instrucciones con detección de un solo error (paridad)
– 8 KB de RAM de datos con detección de un solo error (paridad)
– Multiplicador de ciclo único de 32 bits con acumulador de 64 bits
– El módulo GPIO mejorado proporciona soporte de cambio de entrada/salida y bloqueo paralelo en la señal externa
– 12 KB de RAM compartida con detección de un solo error (paridad)
– Tres bancos de registro de 120 bytes accesibles por cada PRU
– Controlador de interrupción (INTC) para el manejo de eventos de entrada del sistema
– Bus de interconexión local para conectar maestros internos y externos a los recursos dentro de la PRU-ICSS
– Periféricos Dentro de la PRU-ICSS:
– Un puerto UART con pines de control de flujo,
Soporta hasta 12Mbps
– Un módulo de captura mejorada (eCAP)
– Dos puertos Ethernet MII que admiten Industrial
Ethernet, como EtherCAT
– Un puerto MDIO
Módulo de administración de energía, restablecimiento y reloj (PRCM)
– Controla la entrada y salida de los modos Stand-By y Deep-Sleep
– Responsable de la secuencia de suspensión, la secuencia de apagado del dominio de energía, la secuencia de activación y la secuencia de encendido del dominio de energía
– Relojes
– Alta frecuencia integrada de 15 a 35 MHz
Oscilador utilizado para generar un reloj de referencia para varios sistemas y relojes periféricos
– Admite habilitar y deshabilitar reloj individual
Control de Subsistemas y Periféricos para
Facilitar el consumo de energía reducido
– Cinco ADPLL para generar relojes del sistema
(Subsistema MPU, interfaz DDR, USB y periféricos [MMC y SD, UART, SPI, I2C], L3, L4, Ethernet, GFX [SGX530], LCD Pixel Clock)